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重庆大学硕士学位论文 4 硬件设计 24 4 硬件设计 基于对矿井10KV电网各种保护原理的分析， 本章根据电网保护的功能要求 和技术指标对测控系统的硬件电路进行了总体设计。图4.1给出了硬件电路的框 图。 图 4.1 保护器构成框图 Fig.4.1 the diagram of the protection equipment constitution 整个系统由以下几部分构成[35 ～36] ①电源部分从市场上定购买成熟的开关电源。 ②时钟电路分外部时钟和实时时钟两种。 ③复位电路有保护器按键和开关柜按键两种形式，另外单片机还提供了多 种复位方式。 ④ADC接口电路A/D功能为单片机自带的功能 ⑤液晶显示接口电路将电网工作参数、工作状态、故障类型用液晶显示出 来，直观方便。 ⑥按键输入电路两键完成参数的设定、试验、查询、时间设定等功能。 ⑦信号输入电路包括电网的电压信号、电流信号、零序电压信号、零序电 流信号以及绝缘监视信号等。 ⑧输出驱动电路通过驱动分励电磁阀最终控制真空断路器的断开。 电源电路 复位电路 实时时钟 A/D 模拟信号 开关量或 脉冲信号 I/O 口 液晶显示 输出驱动 内部时钟 外部时钟 系统时钟 切换电路 单片机系统 重庆大学硕士学位论文 4 硬件设计 25 4.1 时钟电路 4.1.1 单片机时钟电路 和标准的8051核单片机的时钟电路略有不同，C8051F010单片机有一个内部 振荡器和一个外部振荡器驱动电路，每个驱动电路都能产生系统时钟。CPU在复 位后从内部振荡器启动。内部振荡器的启动是瞬间完成的。内部振荡器可以被使 能/禁止，其振荡频率可以用内部振荡器控制寄存器（OSCICN）改变。 当/RST引脚为低电平时，两个振荡器都被禁止。CPU可以从内部振荡器或 外部振荡器运行，可使用OSCICN寄存器中的CLKSL位在两个振荡器之间随意 切换。外部振荡器需要一个外部谐振器、并行方式的晶体、电容或RC网络连接 到XTAL1/XTAL2引脚（见图4.2） 。必须在OSCXCN寄存器中为这些振荡源中 的某一个配置振荡器电路。一个外部CMOS时钟也可以通过驱动XTAL1引脚提 供系统时钟。XTAL1和XTAL2引脚的耐压值是3.6V。即使在CPU已经切换到 内部振荡器时，外部振荡器仍可保持使能状态并运行。 本次设计采用外部振荡方式，如图4.2的采用封选项1所示。晶振的频率采 用18.432M，每个并联电容均为33P。 图 4.2 C8051F010 的外部时钟电路 Fig.4.2 C8051F010 external clock pulse 在从内部振荡器切换到外部振荡器被使能时，晶体驱动器的输出端 XTAL2 重庆大学硕士学位论文 4 硬件设计 26 脚会出现一个瞬时脉冲，该脉冲会将OSCXCN中的XTLVLD位置“1”。在使能晶 体振荡器和检查 XTLVLD 位之间引入1ms的延时可以确保正常切换到外部振荡 器，在外部振荡器稳定之前就切换到外部振荡器可能导致不可预料的后果。使用 过程要按下述步骤完成 ①使能外部振荡器 ②等待1ms ③查询XTLVLD是否由“0”到“1” ④切换到外部振荡器 4.1.2 实时时钟电路 保护器要显示当前时间和记录故障发生的时间都要用到实时时钟电路。本次 设计的采用DS1302时钟芯片，为系统提供时间标准。DS1302是美国Dallas公司 推出的串行接口的一种高性能、低功耗的实时时钟芯片，对年、月、日、周、时、 分、秒进行计时，并具有闰年补偿功能。具有31x8的RAM单元，可供保存有用 数据。其工作电压范围可以从2.5V到5.5V，具有写保护功能。采用三线接口与 CPU进行异步通信，占用CPU的I/O口线少，体积小，使用灵活。实际使用时要 注意选用具有6pF负载电容的晶体，否则DS1302不易可靠起振或振荡频率有差 异[37]。同时要用逻辑分析仪观察SCLOCK、IO两脚（分别从CPU的P1.5、P1.7 发出）的波形有无畸变，若畸变严重可加5K左右的上拉电阻。 C8051F010和DS1302的连接如图4.3所示。 X1 2 X2 3 VCC2 1 GND 4 RST 5 IO 6 SCLK 7 VCC1 8 U7 DS13028 BATTERY GND Y2 32.768K P1.5 P1.6 P1.7 C8051F 010 图 4.3 实时时钟电路 Fig.4.3 C8051F010 connected with DS1302 4.2 复位电路 C8051F010单片机和标准的8051核单片机在复位上有较大的不同， 一共有7 个能使CPU进入复位状态的复位源上电复位、软件强制复位、掉电复位、外部 /RST引脚复位、时钟丢失检测器复位、比较器0复位、外部CNVSTR信号复位 重庆大学硕士学位论文 4 硬件设计 27 以及看门狗定时器复位。现对本次设计中用到的复位源做一简要介绍 ① 上电复位 C8051F010 单片机内部有一个电源监视器，在上电期间该监视器使CPU保 持在复位状态，直到VDD上升到超过VRST电平。时序图如图4.4所示。 图4.4 VDD监视器时序图 Fig.4.4 VDD timing sequence 在复位结束时，PORSF标志（RSTSRC.1）被硬件置为逻辑‘1’。而PORSF 可以被任何其它复位源清 0。软件可以通过读 PORSF标志来确定是否为上电产 生的复位。 如果不是上电产生的复位， 软件设计上可以跳过一些不想处理的程序， 让人觉察不出单片机复位了。 ②软件强制复位向PORSF位写1将强制产生一个上电复位。 ③掉电复位当发生掉电或因电源波动导致VDD降到VRST以下时，电源 监视器将/RST引脚驱动为低电平并使CIP-51回到复位状态 （参看图4.4） 。 当VDD 又回到高于VRST的电平时，CIP-51将退出复位状态， 其过程与上电复位时一样。 ④外部/RST复位 外部/RST引脚提供了使用外部电路强制CPU进入复位状 态的手段。在/RST引脚上加一个低电平有效信号将导致CPU进入复位状态。在 低有效的/RST信号撤出后，CPU将保持在复位状态至少12个时钟周期。这个过 程和标准8051核的单片机相同[38]。从外部复位状态退出后，PINRSF标志 （RSTSRC.0）被置“1”。/RST引脚耐5V电压。图4.5给出了本次设计的按键复 重庆大学硕士学位论文 4 硬件设计 28 位电路图。 R42 100/2W 62 51 43 DC9V.SCH D23 1N4007 5Vgnd FW 12V C17 22uF R8 29.4K 98 U3D DM74LS14 GND /RST S1 SW-PB C8051F010 测 控 系 统 电 源 图 4.5 按键复位电路图 Fig.4.5 button switch reset the circuit diagram ⑤时钟丢失检测器复位 时钟丢失检测器实际上是由CPU系统时钟触发的单 稳态电路。如果未收到时钟的时间大于100微秒，单稳态电路将超时并产生一个 复位。 ⑥比较器0复位、 外部CNVSTR信号复位由于在本次设计中没有用到， 此处 不再提及。看门狗定时器的复位则放到抗干扰一章来讲述。 4.3 ADC 接口电路 C8051F010的ADC子系统包括一个9通道的可配置模拟多路开关 （AMUX） ， 一个可编程增益放大器（PGA）和一个100ksps、10位分辨率的逐次逼近寄存器 型ADC。AMUX中的8个通道用于外部测量，而第九通道在内部被接到片内温 度传感器上。C8051F010允许用户自由选择单端输入还是差分输入以保证每个通 道的最佳测量方式，甚至在测量的过程中也可以改变方式。 本次设计需要采集的模拟信号共有10路，9路为交流信号、1路为直流信号。 考虑到交流信号需要有负极性的处理，因此采用C8051F010的差分输入方式。同 时考虑交流信号多达9路， 而且为将来升级需要预留2～3路的话， 全部采用差分 输入的话完不成，最后决定采用CD4067模拟多路选择器。 CD4067是单片、CMOS、16通道、模拟多路开关。该电路包括16选1的译 码器和译码器的输出分别控制的16个CMOS双向开关，通道的输入状态由电路 外部输入的地址A、B、C、D确定[39]。 CD4067可用模拟信号或数字信号去控制模拟开关的接通或断开，具有低的 导通电阻和高的断开电阻，所控制的模拟信号最大峰值为15V。CD4067芯片具 有禁止端inh。当禁止时inh＝1，这时所有的双向开关均不接通，在公共端呈现 重庆大学硕士学位论文 4 硬件设计 29 高阻抗。 图4.6给出了多路选择开关C4067的原理图。ABCD的组合状态决定将通道 0～15的某一路接通。 . . . . . . 16选1译码器 AD inh OUT/IN 0 15 IN/OUT 图 4.6 CD4067 多路选择开关原理图 Fig.4.6 schematic diagram for CD4067 图4.7给出了C8051F010的A/D转换电路图。输入信号IN0～IN9经多路选 择开关CD4067进入C8051F010的模拟信号输入端。C8051F010采用AIN0和AIN1 差动输入，其中AIN0为正端、AIN1为负端。图中AV1和AV2为模拟电源， ADND1和AGND2为模拟地，VREF为参考电压；VDD1、VDD2、VDD3为数 字电源，DGND1、DGND2、DGND3为数字地。 OUT/IN A B C D P1.0 P1.1 P1.2 P1.3 P1.4 AIN0 AIN1 inh AV1 AV2 AGND1 AGND2 VREF VA VREF DGND1 DGND2 DGND3 VDD1 VDD2 VDD3 VD IN/OUT1 IN/OUT2 IN/OUT3 IN/OUT4 IN/OUT5 IN/OUT7 IN/OUT6 IN/OUT8 IN/OUT9 IN/OUT0IN0 IN1 IN2 IN3 IN4 IN5 IN6 IN7 IN8 IN9 CD4067 C8051F 010 4.7uF0.1uF 图 4.7 C8051F010 A/D 转换连线图 重庆大学硕士学位论文 4 硬件设计 30 Fig.4.7 C8051F010 connected with CD4067 4.4 液晶显示接口电路 P2.0 P2.1 P2.2 C8051F 010 RS R/W CLOCK OCMJ48液晶液晶 图 4.8 液晶显示接口电路 Fig.4.8 C8051F010 connected with LCM OCMJ48C 为了提供一个良好的人机界面，系统采用了型号为OCMJ48C汉字图形点 阵液晶显示模块。OCMJ48C为广东肇庆金鹏电子有限公司生产的图形中文液晶 显示模块，采用ST7920控制芯片，内置8192个中文汉字16X16点阵、128个 字符8X16点阵[40 ～41]。与 CPU接口可采用8位或4位并行方式，也可以采用3 位串行方式。在本次设计中采用串行方式连接。 当PSB脚接低电位，模块将进入串行模式；在串行模式下将使用二条传输线作 串行资料的传送，主控制系统将配合传输同步时钟（SCLK）与接收串行数据线 （SID） ，来完成串行传输的动作。 ①OCMJ48C液晶模块共有20个引脚，各引脚功能如下表 表 4.1 OCMJ48C液晶模块引脚说明 Tab.4.1 the pins explication of LCM OCMJ48C 引脚 名称 方向 说明 引脚名称 方向说明 1 VSS - GND（0V） 11 DB4 I/O 数据 4 2 VDD - 逻辑电源 5v 12 DB5 I/O 数据 5 3 VO - LCD 电源（悬空）13 DB6 I/O 数据 6 4 RSCS I H 数据 L指令 14 DB7 I/O 数据 7 5 R/WSTD I H 读 L 写 15 PSB I H 并行 L串行 6 ESCLK I 使能，高电平有效16 NC - 空脚 7 DB0 I/O 数据 0 17 /RST I 复位 l，低电平有效 8 DB1 I/O 数据 1 18 NC - 空脚 9 DB2 I/O 数据 2 19 LEDA- 背光源正极（5V） 10 DB3 I/O 数据 3 20 LEDK- 背光源负极（OV） 重庆大学硕士学位论文 4 硬件设计 31 ②显示模块和CPU接口电路 串行连接时液晶显示模块和主机的连线只需要5根电源、地、RS、R/W 和CLK。这里给出其时序图。 图4.9 串行控制时序图 Fig.4.9 serial－control timing sequence chart 4.5 按键输入电路 为了使高压开关可靠运行，需根据各项额定值进行设定。需要设定的参数包 括额定工作电流、短路保护整定电流值、短路时间、过载保护整定电流值、过 载延时整定值、零序电压整定值、零序电流整定值、漏电延时时间以及附加的监 视开关、选漏开关、高低压开关等设定值。按键电路同时能完成参数查询、时间 设定等功能，可参见第6章。 在开关柜门上做隔爆按键比较费力， 因此在设计保护器时遵循的原则是按键 越少越少。本次设计的的键盘电路将按键减少至两个，分别为移位键和确认键。 只需操作这两个键，再配以液晶显示屏，就可以完成全部参数的设定，方便了现 场工人的操作。 R48 保 护 器 移 位 按键 GND S2 C8051F010 P2.3 P2.4 5V U3 R47 开 关 柜 移 位 按键 S4 12V 略 移位 确认 图 4.10 移位键输入电路 Fig.4.10 circuit for shift button 图4.10 给出了移位键输入电路。S2为保护器移位按键，S4开关柜移位按键， 重庆大学硕士学位论文 4 硬件设计 32 任意一个按键按下后，移位信号送到P2.4口。保护器检测P2.4口的电平状态就 可以知道移位键的情况。 确认键的电路和移位键完全相同，最终的信号送到P2.3口，其电路图不再 给出。 4.6 信号通道电路 信号通道通道主要由电压信号通道、电流信号通道、零序电压信号通道、零 序电流信号通道以及绝缘监视信号等通道组成。下面择要叙述如下 4.6.1 电压信号电路 电 压 信 号 LM324 2 3 1 C22C21 R24 R22 R23 GND GND R21 GND TVS A/D转 换 R26 R25 GND M N Ui . Uo . TVS D21 D22 图 4.11 电压信号通道原理图 Fig.4.11 The schematic circuit of the voltage signal channels 图4.11中，双向TVS D21作为瞬态电压抑制器，在承受高能量电压（如浪 涌电压、雷电干扰、尖峰电压）时，能迅速反相击穿，由高阻态变成低阻态，并 把干扰脉冲钳位于规定值，R21、R22、R23、R24、C21、C22及运放构成低通滤 波电路，以衰减高频干扰信号。R25、R26将电压信号转化为合适电平后送至A/D 转换电路。双向TVS D22进一步保证了后续电路免遭非正常电压大信号的影响。 图中N点以前电路构成二阶低通滤波电路[42]。 设计时R21R22R，C21C22C，根据虚短和虚断的概念有 up N N A U U RR R UU − 2423 23 4.1 其中 23 24 23 2423 1 R R R RR Aup 显然 U与 MU 之间存在以下关系 重庆大学硕士学位论文 4 硬件设计 33 MU Cj R Cj U ω ω 1 1 4.2 对于M点，还可以列出以下节点方程 0       − − − CjUU R UU R UU MN MMi ω 4.3 将4.1、4.2、4.3联立可解出 231RCjRCjA A U U A up up i N u ωω− 0 2 0 1 1 f f Q j f f Aup         − （4.4） 其中 23 24 1 R R Aup RC f π2 1 0 uo A Q − 3 1 显然 NU RR R U 2625 26 0 （4.5） ∴整个电压通道的放大倍数 2625 26 0 2 0 0 1 1 RR R f f Q j f f A U U A up i         − （4.6） 设计参数时使Q＝0.707,幅频特性不出现凸峰，比较平坦。通带截止频率分 f0＝180Hz，即允许电路中最多3次谐波通过。这样进行交流采样计算出来的电流 值和电压表符合的比较好。 对电压通道的交采样，不仅能判断操作过电压的范围，进而确定是否发生保 护，还能够正确显示电网电压有效值。 短路、过载通道和电压通道的电路基本相同，此处不再赘述。 重庆大学硕士学位论文 4 硬件设计 34 4.6.2 零序电流信号电路 零序电流信号由于取自开关柜后腔，高压电缆从零序互感器中穿过。除了零 序互感器的接地要良好之外，零序的输出线也要尽量远离高压电缆。由于零序电 流信号特别小， 很容易受到干扰。 也是为了在功率方向型检测使相差检测的准确， 采用了带通滤波。 ①带通滤波器的设计 带通滤波如图4.12所示 LM324 2 3 1 C32 334J C31 334J R33 75K R32 1.5K R31 12K 零 序 电 流 输 入 滤 波 输 出 GND 图 4.12 带通滤波原理图 Fig.4.12 The schematic circuit of the band pass-filter 推导方法和4.6.1节相同，此处略去其推导过程，直接给出结论 电路的传递函数为 2 2 1 21 12 CRRR S CR s CR S A ff su − 4.7 通带最大增益 1 2R R A f pu 4.8 通带中心频率 f RRRC f 2 1 21 0 π 4.9 将图中参数带入上式，可得 0 f48HZ,放大倍数A3. ②信号放大及取样电路的设计 重庆大学硕士学位论文 4 硬件设计 35 LM324 5 67 R43 7.5K R41 10K R45 2.43K R44 500 30K R46 4 99K 滤 波 输 出 A/D转 换 D41 图 4.13 零序电流信号变换 Fig.4.13 Zero-sequence current signal amplified the triple chart and sampling chart 图4.13中，先将信号进行三倍放大，同时有一个倒相的作用，以保证零序电 压和零序电流的相差检测。稳压管D41防止过大信号损坏后级电路。最后经分压 电路进入A/D转换。 4.6.3 风电闭锁与瓦电闭锁电路 U2 R18 风 电 闭 锁 12V＋ R18 5V＋ GND PortI/0口 图 4.14 风电闭锁信号输入 Fig.4.14 circuit for fan electric machine blocking single 风电闭锁电路如图4.14所示。 风电闭锁信号通过光电耦合器隔离变换后送到 单片机的I/O口上，单片机在获知风机未开（或因故停机）的情况下，禁止开关 柜合闸，对于已合闸的则指挥开关柜合闸。 瓦电闭锁信号由瓦斯检测仪提供，原理与风电闭锁的原理相同，其电路图不 再给出。 4.6.4 绝缘监视信号电路 绝缘监视电路是基于附加直流电源来检测线路回路电阻和线路绝缘电阻。 电 路硬件构成较为简单， 实际设计时加入了线性光电耦合器的电路， 原理请参阅2.4 章节即可。 4.7 输出电路 当电网发生漏电、短路、断相、欠压或过压等故障，同时达到故障动作时间 CPU便会发出跳闸指令，通过驱动电路作用最终作用于断路器使开关分闸。输出 重庆大学硕士学位论文 4 硬件设计 36 电路如图4.11所示 R18 R19 12V R20 R4 D15 12V Vcc U1 8 _ GND GND BD237 LM324 9 10 PortI/O1跳 闸 I/O2跳 闸 R17 K1 U1 OR 图 4.15 跳闸电路 Fig.4.15 Breaker circuitry ①跳闸电路是整个保护装置输出，一定要慎之又慎，一旦跳闸信号发出，开 关柜的分闸就不可避免了。如果是受到干扰进行的分闸，对整个供电系统的影响 很大。为了防止干扰影响CPU的I/O口，设计时跳闸输出采用了两路I/O。即使 有一路I/O口在外界的干扰下状态发生变化时，也不会造成跳闸信号的输出。 ②出于对装置抗干扰能力的考虑，CPU的脱扣信号经光电隔离后再输出。 ③跳闸信号经运放比较后由三极管BD237驱动继电器K1，由K1触电向外 输出至电磁阀，最终带动断路器脱扣。 4.8 本章小结 本章详细阐述系统的硬件结构，这部分是本课题设计的重点，阐述易 C8051F010为核心，讲述了时钟电路、复位电路、ADC接口电路液晶显示接口电 路按键输入电路信号通道电路和输出电路。